Design of a digitally controlled ring oscillator for ADPLL

Abstract

The digitally controlled oscillator is a commonly investigated circuitry due to its wide uses, especially in PLLs. This thesis proposes a digitally controlled ring oscillator with a sufficiently wide tuning range and fine frequency steps. The designed digitally controlled ring oscillator is based on single-ended ring oscillator topology since it is dedicated to ADPLL and guarantees a wide tuning range, power efficiency and small area. The main operation frequency requirement is given as low frequency centered at 400MHz and high frequency centered at 560MHz. In order to obtain a sufficiently wide tuning range with fine frequency steps and to cover the Process, Voltage, and Temperature corners, the design relies on three main tuning networks for coarse tuning, fine-tuning and process corner tuning. This design has the potential of oscillating at the frequency range of (278.9MHz - 1.14GHz) with a frequency step of 1.9MHz at 400MHz and 3.8MHz at 560MHz. Moreover, the fine frequency step is 37 kHz and the main supply voltage is 1.8V. The PVT corners covered are 10% voltage change, the temperature range of (71o, - 40o), and the change in the technology speed as slow, typical, and fast. The phase noise is -113.9dBc and -111.8dBc at 1MHz offset and the power consumption is 2.86mW and 3.83mW for 400MHz and 560MHz respectively. This work was implemented using XH018 0.18µm CMOS technology by X-Fab. The layout design was done using Cadence Virtuoso Layout editor tool, where five metals layers were used to construct the layout of the proposed DCO. The Top-level layout dimensions of this work are 245µm in width and 315µm in height. Finally, this work proposes a unique design model based on artificial neural network algorithms in order to cover the gap between theory and the real design environment and to reduce the required design time. An artificial neural network-based model is designed to model the designed DCO. The dataset used for training and testing the model is extracted from the designed DCO outcome. The performance of the ANN model gives promising results predicting the oscillation frequency of the DCO effectively for the given resistance and capacitance with an average error of 2.5MHz, where MSE is 3.95x10-5 and Root Mean Squared Error (RMSE) is 0.0063Sayısal olarak kontrol edilen osilatör, özellikle PLL'lerde geniş kullanımları nedeniyle yaygın olarak araştırılan bir devredir. Bu tez, yeterince geniş bir ayar aralığına ve ince frekans adımlarına sahip, sayısal olarak kontrol edilen bir halka osilatörü önermektedir. Tasarlanan sayısal olarak kontrol edilen halka osilatörü, ADPLL'ye tahsis edildiğinden ve geniş bir ayar aralığı, güç verimliliği ve küçük alan garanti ettiğinden, tek uçlu halka osilatör topolojisine dayanmaktadır. Ana çalışma frekansı gereksinimi, 400 MHz merkezli düşük frekans ve 560 MHz merkezli yüksek frekans olarak verilmiştir. İnce frekans adımları ile yeterince geniş bir ayar aralığı elde etmek ve Proses, Gerilim ve Sıcaklık köşelerini kapsayacak şekilde tasarım, kaba ayar, ince ayar ve işlem köşe ayarı için üç ana ayar ağına dayanır. Bu tasarım, 400MHz'de 1,9MHz ve 560MHz'de 3,8MHz frekans adımı ile (278,9MHz – 1,14GHz) frekans aralığında salınım yapma potansiyeline sahiptir. Ayrıca, ince frekans adımı 37 kHz'dir ve ana besleme voltajı 1,8V'dir. Kapsanan PVT köşeleri %10 voltaj değişimi, sıcaklık aralığı (71o, - 40o) ve teknoloji hızındaki değişim yavaş, tipik ve hızlıdır. 1MHz ofsetinde faz gürültüsü -113,9dBc ve -111,8dBc'dir ve güç tüketimi 400MHz ve 560MHz için sırasıyla 2,86mW ve 3,83mW'dir. Ayrıca bu çalışma, X-Fab tarafından XH018 0,18µm CMOS teknolojisi kullanılarak gerçekleştirilmiştir. Önerilen DCO'nun serimini oluşturmak için beş metal katmanın kullanıldığı Cadence Virtuoso Düzen düzenleyici aracı kullanılarak yapılmıştır. Bu işin üst seviye yerleşim boyutları 245µm genişlik ve 315µm yüksekliktir. Son olarak, bu çalışma, teori ile gerçek tasarım ortamı arasındaki boşluğu kapatmak ve gerekli tasarım süresini azaltmak için yapay sinir ağı algoritmalarına dayalı benzersiz bir tasarım modeli önermektedir. Tasarlanan DCO'yu modellemek için yapay sinir ağı tabanlı bir model tasarlanmıştır. Modeli eğitmek ve test etmek için kullanılan veri seti, tasarlanan DCO sonucundan çıkarılır. ANN modelinin performansı, verilen direnç ve kapasitans için DCO'nun salınım frekansını etkin bir şekilde tahmin eden, MSE'nin 3,95x10-5 ve Kök Ortalama Karesi Hatasının (RMSE) 0,0063 olduğu 2,5 MHz'lik bir ortalama hatayla umut verici sonuçlar verir.